parasitic bottom Leakage - punch through 불량의 MBCFET(NSFET) 구조적 대안

parasitic bottom Leakage - punch through

MBCFET(NSFET)에서의 구조적 대안

 

2024년 따끈따끈한 포스텍 논문입니다.

요즘 반도체 업계에는 Heat이 말 그대로 뜨겁습니다.

 

 

그래서 반도체 냉각 기술 관련주

케이엔솔과 SK이노베이션을 최근 모으고 있었고

오늘 케이엔솔은 호재가 뜬거 같은데

SK이노베이션은 연 중 최저가를 기록하고 있네요

ㅠㅜ 중국발 석유화학, 배터리 때문인듯... 암튼,,

 

 

위 이미지는 최신형 MBCFET(또는 NSFET) 구조

FINFET은 상어 지느러미가 얇아지다 못해

휘청거려 더이상 못쓰게 되니 확실한 차세대인데,,

여기에 BackSide로도 배선을 까는 BSPDN의

도입으로 위아래 양쪽으로 낑겨 열이 못빠져나오죠.

이게 바로 SHE(Self-Heating Effefct)입니다.

(google scholar 최신 화두 BSPDN 참조)

 

빨간색 S/D, 갈색 Oxide 혹은 spacer, 베이지 Gate

 

근데, Heat budget도 문제이지만, 또 하나 문제가

위 그림 Conventional 구조에 제가 핑크색으로

터치를 넣은 부분으로 Gate 통제를 벗어난

parasitic bottom Leakage - punch through가

발생합니다. 이 위치를 Tr_pbt region으로 정의

Transistor는 controllable한 switch라 의미가 있는거~

** 보통 punch through는 scaling으로 인한

SCE(short channel effect)로 drain voltage가

gate 영향력를 잡아먹어 Leakage 뚫리는건데

위는 구조에 의해서지만 같은 메커니즘이라

그렇게 기술한듯 합니다.

 

이것을 막기 위해서 나온 구조 2가지 BOX와 TIS

BOX(Bottom OXide) : S/D recess ESL(Etch-Stop

Layer)로 Ox(산화막) depo.해 Lkg path 원천 차단

TIS(Trench Inner-Spacer) : Si/SiGe0.3 NS Epi 전

Trench patterning해 SiGe residue를 inner-spacer로

PTS(Punch Through Stopper)와 stitch해 path 차단

 

counter doped PTS 있어도 S/D recess과하면

Conv.구조는 위에서 언급한데로 Tr_pbt에서 뚫리는거

 

이제 SHE(Self-Heating Effect)와 함께 성능 데이터

분석하는 자료들인데 위 논문의 결론은 TIS 짱짱맨

 

 

이제부터 나올 데이터들은 꽤나 깊게 생각을 좀

해봐야할듯합니다. 일단 현상부터 정리를 해보자면

Conv. 구조에선 Tsd(S/D recess depth)를 크게

빨파초록 색으로 갈수록 off-state에서 Ids Lkg

(off-state 가운데 Gate voltage 0V 부분)

즉, PTS 뚫리고 Idoff가 뜨면서 Tr기능을 상실

line plot과 scatter plot을 겹쳐놔서 뭐지 싶은데

Ioff는 SHE의 영향을 거의 받지 않는다!

이게 좀 신기하더라구요.

반면, Ion은 Tsd가 커질수록 마찬가지로 커지고

parastic bottom leakage도 어쨌건 전류

특이하게도 SHE에 NFET은 Ion이 커지고

PFET은 오히려 Ion이 작아집니다 왜??

 

 

TIS와 BOX에선 Tr_pbt lkg path가 차단되니

Tsd가 커져도 off-state에서 미동 없이 잘 유지

마찬가지로 Ion 또한 parastic bot. Lkg가 없으니

TIS는 Tsd와 무관하게 평평하고

BOX는 애초에 ESL로 Tsd를 하나로

고정해버리니 타점이 하나죠.

 

여기서도 SHE 효과는 NFET과 PFET 반대 거동

소자에 열이 가해지면, carrier 관점에서 봤을때

Lattice 온도의 증가는 2가지 상반된 결과를 유발

carrier density 증가와 mobility 감소

 

PFET의 S/D는 SiGe0.5, NFET의 S/D는 SiC0.02

SiGe의 열전도도(κ)가 SiC보다 작습니다. 그 말은

PFET의 Tmax(최대격자온도)가 크고, 이 차이가

위 거동으로 인한 cross-over point를 다르게하는데

NFET, PFET의 그 지점 사이 drain voltage에서

측정해 Ion이 작아지고 커집니다만,, 자세한건

다음 시간에,, 너무 복잡해서 길어지네요ㅠ

 

** Tmax(Maximum Lattice Temperature)

소자 내 발생힌 열이 누적 도달하는 가장 높은 격자 온도

 

 

구조적 결론만 마무리하면, Conv 대비 TIS/BOX가

Tr-pbt의 Lkg를 막았고, 위처럼 BOX는 전도도 낮은

Oxide가 Heat 빠져나갈 곳을 막고 있는 반면

TIS는 열방출이 수월하고, SHE로 인한

성능 열화를 적게 받는다가 결론