Logic Device의 기본소자, 트랜지스터 성능 PPA(Power-Performance-Area) 개선을 위한 Bible이 되는 수식들

[Overview, Hardware] From. 컴퓨터의 CPU, 모바일의 AP ~ to. 기본 소자인 트랜지스터까지의 개론

이전 하드웨어의 개론에 이어 하드웨어의 가장 기본 단위인, 트랜지스터 소자에 대해 알아보겠습니다.

NAND, NOR, SRAM, inverter 등 모든 Logic device의 가장 기본은 트랜지스터, 그 중에서도 MOSFET입니다.(BJT도 있는데 거의 안씁니다.) 주기율표 14족 Silicon을 기준으로 어떤 불순물을 doping했느냐에 따라 electron, hole carrier를 사용하는 NFET과 PFET으로 나뉘며 이걸 위와 같이 어떻게 연결하느냐에 따라 다른 연산을 하는 device가 되는 것이죠.

MOSFET scheme		옛날 실물	Symbol	Summary
(drain전위 바꾸면 channel 방향 반대)				P-type, PFET
				hole carrier(홀)
				dopants : 13족 B (붕소, Boron)
				N-type NFET
				electron carrier
				dopants : 15족 P (인, Phosphorus)

위에 정리한 다리 3개 달린 트랜지스터가 무슨 의미가 있느냐하면 <전위에 상관없이 전기를 가했을 때 항상 전류가 흐르는 도체, 항상 전류가 흐르지 않는 부도체>와 달리 위 구조의 트랜지스터에서는 Gate와 Drain에 가하는 특정 전위에 따라 전류를 흘릴 때(1)와 안 흐를 때(0)의 Control이 가능한 Tunable이라는 것입니다. 그리고 다들 아시다시피 이 0과 1의 2진법으로 컴퓨터는 연산이 가능하게 되는 것이죠.

 

트랜지스터의 성능, PPA (+lkg)

드디어 이 글의 주제입니다. 위 트랜지스터의 성능은 3가지로 판단합니다.

Power(동작전압)작게, Performance(동작전류) 크게, Area(면적) 작게, 그래서 PPA라 합니다. 여기에 추가로 lkg(leakage) current 작게 하나 더 추가할께요. PPA는 많이 쓰는 말인데 off-current에 대한 얘기가 빠졌네요.

 

1. Power 동작전압 작게 -> 소비전력 감소

$$P(power)=\frac{1}{2}C\cdot f\cdot {{V}_{dd}}^2+\left({I}_{off}+{I}_{sc}\right)\cdot {V}_{dd}$$

위 식을 보면 아시겠지만 Vdd를 줄이는 것이 가장 효과적이나, On-current performance 성능과 직결되는 변수라 일정 이상 줄일 수 없습니다. 지금까지의 반도체 역사에서 실컷 줄여왔으나 이제는 Saturation된 항목입니다.

① Ioff current를 줄여도 P가 작아집니다. 기기를 꺼놨을때 소모되는 전력에 대한 항목입니다. 

 

2. Performance 동작전류 크게 -> 연산 속도 개선

$$I_{on}\propto \frac{W}{L}\mu {C}_{ox}{\left({V}_{dd}-{V}_{th}\right)}^{\alpha }\ ,\ \ \ \ \left(1\le \alpha \le 2\right)$$

위 식을 보면 ①모빌리티 증가, ②채널 길이 감소, ③채널 폭 증가, ④Cox 증가가 Ion(On current)을 개선시킵니다. 모빌리티는 채널로 쓰이는 반도체 물질의 개선이 필요하고 채널 길이&폭은 요즘 한창 많이 개발 중인 planar FET -> FinFET -> MBCFET으로의 구조적 개선입니다. 채널과 Gate사이에 낀 Oxide의 Cap.은 k/Tox(=Cox)로서 두꼐 Tox가 이미 Atomic thickness 수준인 ALD 공정으로 거의 극한까지 개발되었습니다. 너무 얇아 전기적 측정으로 두께를 환산하는 EOT(Equivalent Oxide Thickness)를 사용합니다.

앞서 언급한대로 Vdd는 위 식으로 인해 성능과 밀접하게 연관됩니다.

 

3. Area 면적 scaling -> 소형화, Cost 개선

Scaling이라는 단어는 많이 들어보셨을 겁니다. 우리가 쓰는 핸드폰이 점점 소형화된 이유이기도 한데, 동일한 기능을 하는 트랜지스터의 크기를 계속해서 줄이고 있습니다. 그러면 회로의 면적이 줄고 Chip 면적이 줄어 동일한 Wafer안에서 더 많은 Chip들을 생산할 수 있겠죠. 크기도 소형화되서 편리해지는데 생산량까지 많아진다니 1석2조라 반도체가 고부가가치 산업인 것이고 이 scaling을 하면 할수록 난이도가 높아지니 기술인 겁니다. 

Area는 딱히 식보다 그림으로 보여드리는게 효과적일 것 같습니다. 위 그림에서 빨간선이 Channel Width, 노란선이 Channel length입니다. Planar FET에서 FinFET으로 가는게 정말 혁신이였죠.. Channel Width가 잡아먹던 면적(Area)를 Z방향으로 Vertical하게 높여 2D에서 3D구조로 성능 개선에 면적 감소까지 이뤄냈으니까요. 지금은 FinFET에서 MBCFET으로 Channel Width를 한층 더 높이기 위해 기술을 개발 중입니다. Multi Bridge Channel의 약자로 MBC라고 합니다. MBCFET 이후로는 Nanowire를 쓸 것으로 생각됩니다. 위 사진에서야 Z축으로 1줄이니 width가 작아보이지만 MBC에서 Sheet의 중간중간이 끊긴 wire라고 생각해보세요. 정말 미세한 wire 다발이라면 표면적은 기하급수적으로 증가하겠죠. 공정 난이도와 함꼐...

 

$$P(power)=\frac{1}{2}C\cdot f\cdot {{V}_{dd}}^2+\left({I}_{off}+{I}_{sc}\right)\cdot {V}_{dd}$$

$$I_{on}\propto \frac{W}{L}\mu {C}_{ox}{\left({V}_{dd}-{V}_{th}\right)}^{\alpha }\ ,\ \ \ \ \left(1\le \alpha \le 2\right)$$

앞으로 기술논문 포스팅을 할 떄 위 2개의 식을 Bible삼아 어떤 변수를 개선해 성능을 끌어올렸는지 리뷰할 계획입니다.