반도체에서 성능 저하하면, Trap
전계 트랩이라고 많이 들어봤을텐데
이번에 명확히 이해까지는 못하겠지만,,
추후, 연구에 실적용을 위해 계면 트랩 밀도
구하는 식을 알아보려 합니다.
2006년 발행된 논문
Impact of strained-Si thickness and Ge
out-diffusion on gate oxide quality for
strained-Si surface channel n-MOSFETs
interface trap density(Dit)을 구하는
Hill's Method 식이 잘 나와있습니다.
여기 또 reference 걸려있긴 하지만.. pass
SiGe 계면에서의 전계 트랩 밀도를 구하는데
무슨 트랩인가? 저번 논문 리뷰 때 봤었죠.
Oxidation studies of SiGe vs pure-Si 누가 더 산화 속도가 빠를까?
Ge 농도가 높을수록 SiGe의 산화속도는 빨라짐하지만, Ge는 촉매(Catalyst)로 작용하여 GRL을만들고 장시간 경과 후엔 산화속도가 느려짐SiO2/GRL/SiGe 반도체는 곧 Silicon, 공정에 있어Germanium(게르마늄 or
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Ge은 그 자체로 안정해 촉매로 작용하고
Si+(SiO2)로 산화시키는데 그 Si+ 이온이
dangling bond를 가진 전계 트랩이 됩니다.
그럼 이게 어떻게 연결되냐?
차세대 MOSFET인 Multi Bridge Channel
MBCFET 구조를 검색해보면 초반 공정에
Si/SiGe가 층층이 깔아 만들고 그 계면 사이에서
산화반응으로 Si+ trap이 생성되니 문제가 되겠죠.
다시 위 논문으로 돌아가서 Figure를 보면
변수는 Ge 농도를 20, 25, 30%
strained-Si 두꼐를 3.7, 4.7, 5.5, 6nm로
split해서 평가했고 Ge 농도가 높을수록
Dit와 Qf/q가 비례해서 높아지는게 보입니다.
당연하죠? Ge 농도 높을수록 산화가 빨라진다
했었고, Si+ trap이 많아지니 Dit도 높아지고,,
Qf/q는 아직 잘 모르겠고..
그리고 인접 Si 두께가 4.7~3.7nm 사이 조건에서
Dit가 급증하는데,, 점점 더 scaling해야만 하는
반도체 산업에선 4nm보다도 더 줄여야할텐데..
어떤 식으로든 해결은 해야할 문제로 보입니다.
근데,, MBCFET Si/SiGe 층층이 양쪽에 샌드위치
마냥 껴있어서 대충 2배 더 열화되겄는디...
** strained-Si(변형된) : 격자상수가 더 큰 SiGe에
인접해 잡아늘려진(tensile strained)상태
(전자 이동 쉽게 mobility 개선 목적)
쨋든 위 논문에서의 결론은 strained-Si 5nm
밑으로 줄이면 Gate Ox.(산화막) 계면 품질이
급격히 저하되며 Ge 확산도 잘 제어해야한다..
Dit에 의한 성능 저하 조금 더 자세히 풀어보자면
Dit ∝ 1/μ : Si+ dangling bond(전계 trap)는
전자를 포획/방출하며 mobility를 떨어뜨립니다.
또한, AC에서는 oscillating(진동)하는 전계에
Vth가 흔들릴꺼고, 온도 민감도는 높겠네요.
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감사합니다!
반면
Qf/q : fixed ox. charge, 이건 산화막 내부에
고정된 전하를 의미하는데, 금속 원자의 확산 등으로
band scheme 자체가 변하고 Vth 자체의 shift
근데 SiO2 사이에 Ge는 들어갈 수 없고 계면에
GRL을 형성하는데,, 쨋든 band는 변하니..
논문에 시계열 데이터는 없어서 아리까리합니다.
구조 자체가 변하는거라 확산 후 온도 민감도 낮음
마지막으로 Hill's method 식을 한번 정리해보면
전도도-전압(G-V) 특성에서의 최대 전도도 Gmax
정전용량-전압(C-V) 특성에서의 A : capacity 면적
Cox : 산화막 cap, Cm : Gmax에서의 cap.
w=angular frequency(신호의 각주파수)
되게 복잡하네요.. CV 특성이야 찍어볼텐데..
GV 특성을 찍어볼 날이 올지..??
Φms : 금속-반도체 wofk function 차이
V_FB=Flat Band potential
이건 차후에도 어떻게 써야할지 아직 감이 안오네요..